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研究成果

集成电路逻辑测试基础技术

撰稿：摄影：发布时间：2007年08月29日

集成电路逻辑测试基础技术研究主要针对当前国际集成电路测试与验证领域存在的尚未解决好的问题，结合我国集成电路设计和测试亟待解决的问题，研究集成电路逻辑测试及验证的机理和方法，涉及三个方面：①测试生成与可测试性设计、②测试压缩与测试功耗、③设计验证。

集成电路逻辑测试基础技术在五个科学问题上有创新成果：1）针对互连线串扰噪声对电路性能的影响日趋严重的问题，提出考虑串扰影响的通路时延故障模型、故障精简方法、增强型时延测试产生方法，与国际上已有方法相比更准确地激活了目标串扰效应，并提高了测试产生效率。2）针对双向量时延测试应用的困难性，提出可实现全速测试的有效内建自测试结构和高层测试综合方法，以较短的测试序列获得高时延故障覆盖率。3）针对电路设计高层描述的激励产生的困难性，提出应用于行为描述的测试产生的行为阶段模型及其聚类方法、传输故障模型和寄存器传输级无回溯测试产生方法，相对于国际上同类方法将测试产生效率提高了3个数量级。4）针对芯片规模的攀升造成测试数据量和测试时间的大幅度增加乃至测试成本大幅度增长的问题，提出Variable- Tail编码和SOC芯核的并行包装方法用于测试激励压缩，提出卷积编码压缩电路用于测试响应压缩，与国际上同期方法相比，以较小的硬件开销获得了更好的测试压缩率。5）针对超深亚微米工艺功耗估计的重要性，分析了无时延功耗估计和有时延功耗估计方法之间的单增关系，提出最大功耗和漏电流功耗估计方法，能够在可接受的时间复杂度内对大规模电路的各种功耗进行准确的估计。

集成电路逻辑测试基础技术属于信息科学领域，主要研究集成电路的逻辑验证和测试。集成电路技术主要包括设计、制造、封装和测试四方面的技术。计算机科技工作者主要从设计和测试两方面提供方法、工具和方案的支持。本项目主要针对当前国际集成电路测试与验证领域存在的尚未解决好的问题、提出了创新思路和解决方案，结合我国集成电路设计和测试亟待解决的问题，研究集成电路逻辑测试及验证的机理和方法、提出了（部分）解决方案。研究内容涉及三个方面：①测试生成与可测试性设计、②测试压缩与测试功耗、③设计验证。

集成电路逻辑测试基础技术研究先后得到了国家自然科学基金（两个重点、三个面上）项目的资助：⑴容错计算基础技术研究（69733010）；⑵内建自测试自动综合技术的研究（69976002）；⑶从行为级到版图级的设计验证与测试生成（90207002）；⑷系统芯片中时延测试及定时分析的层次化方法（60242001）；⑸多芯核共享的测试响应数据压缩方法研究（60576031）。

代表性的工作及其创新贡献概括如下：

1、测试生成与可测试性设计

在考虑串扰影响的时延测试生成研究方面：针对互连线串扰噪声对电路性能的影响日趋严重的问题，提出考虑串扰影响的通路时延故障模型、故障精简方法、增强型时延测试产生方法，与国际上已有方法相比更准确地激活了目标串扰效应，并提高了测试产生效率。应用基于布尔过程论的通路敏化思想，提出了精确串扰源通路时延故障模型，给出了考虑串扰的时延测试生成方法，使得对电路时延分配的考虑只需在故障收集阶段，而不需在测试生成阶段，从而相对国际上其他方法提高了对线间串扰引起的时延故障的测试生成效率，并有效地将故障集削减80%以上。提出并实现了面向串扰的时延测试的非强健和强健测试生成算法。论文发表于测试领域的国际著名刊物Journal of Electronic Testing: Theory and Application。

研究基于聚类的RTL测试产生算法：从电路的行为描述中提取反映有限状态机状态的行为阶段，建立了一种新的行为级故障模型：行为阶段转换故障模型，并提出了一种基于行为阶段聚类的测试产生算法。该算法的基本思想是按照行为阶段聚类来跟踪行为阶段转换，尽可能以较短的测试序列覆盖行为阶段转换故障。实验结果表明，我们实现的基于行为阶段聚类的测试产生系统与一种商用门级测试产生系统、以及国际上现有的一种寄存器传输级测试产生系统相比，产生的测试集分别少用了76%和91%的测试向量，但可获得与这些方法相比较的故障覆盖率，并且测试产生所花的CPU时间也比这些方法低了5-7个数量级。

在集成电路高层测试研究方面：针对电路设计高层描述的激励产生的困难性，提出应用于行为描述的测试产生的行为阶段模型及其聚类方法、传输故障模型和寄存器传输级无回溯测试产生方法，相对于国际上同类方法将测试产生效率提高了3个数量级。

在内建自测试研究方面：针对双向量时延测试应用的困难性，提出可实现全速测试的有效内建自测试结构和高层测试综合方法，以较短的测试序列获得高时延故障覆盖率。提出一种用于时延测试的确定性测试生成器的设计方法：给定一个（由确定性测试生成软件）预先生成的、已知故障覆盖率的双向量测试集，由本方法设计的确定性测试生成器（电路）能够在很短时间内产生给定的双向量测试集中的双向量测试码。此项成果可用于解决时延故障和CMOS电路中开路故障的自测试问题。论文发表于Journal of Electronic Testing: Theory and Application。

在内建自测试自动综合技术研究方面：提出了一种在行为级综合中考虑内建自测试结构的方法。基于测试资源的可重用性，保证需改造用于实现内建自测试结构的寄存器数目最少。给出了一种可测试性约束用于指导寄存器分配过程。首次提出在寄存器分配过程中区分寄存器的强相邻和弱相邻的拓朴结构，研究表明在同样故障覆盖率的情况下用于BIST的硬件开销明显减少。此项成果可用于解决VLSI设计中BIST自动综合的问题。论文在IEEE Asian Test Symposium上发表；论文发表于Journal of Computer Science and Technology。

检索证明：论文被德国测试领域著名学者Hans-Joachim Wunderlich教授引用；论文被日本测试领域知名学者Hideo Ito教授引用。

2、测试压缩与测试功耗

在降低时延测试功耗的研究方面：提出一种时延测试向量对的优化方法：有效利用时延测试向量对之间的海明距离、调整时延测试集合、优化向量对的次序，在不降低时延故障覆盖率的前提下，测试功耗平均降低一个数量级。为解决VLSI时延测试应用时的功耗问题提供了十分有效的方法。论文在IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems上发表。

研究电路结构与电路最大功耗之间的关系：针对超深亚微米工艺功耗估计的重要性，从理论上阐述了无时延平均功耗和有时延平均功耗之间的单调递增关系，并给出了在电路平均功耗快速估计、最大功耗快速估计、电路测试功耗快速优化三个领域中的应用。能够在可接受的时间复杂度内对大规模电路的各种功耗进行准确的估计。实验结果表明：在电路平均功耗快速估计领域，提出的先用无时延功耗对输入向量对序列进行压缩、再用压缩序列快速模拟出电路平均功耗的新方法，在误差小于3.5%的前提下，模拟速度提高了6~10倍；在电路最大功耗快速估计领域，提出的先用无时延功耗对输入向量对序列进行压缩、再用压缩序列快速模拟出电路最大功耗的新方法，在误差小于5%的前提下，模拟速度提高了6~8倍。论文发表于《中国科学》。

针对芯片规模的攀升造成测试数据量和测试时间的大幅度增加乃至测试成本大幅度增长的问题，提出Variable- Tail编码和SOC芯核的并行包装方法用于测试激励压缩，提出卷积编码压缩电路用于测试响应压缩，与国际上同期方法相比，以较小的硬件开销获得了更好的测试压缩率。

在测试激励压缩方面：研究测试向量中不确定位的规律，发现了扫描切片重叠和部分重叠规律，提出了一种并行外壳设计机制和电路，可将测试时间减少为原来的1/2，测试功耗可以减少为原来的1/20。避免了测试功耗对故障覆盖率的影响。设计的外壳电路和IEEE P1500 完全兼容。对两个PowerPC电路的实验结果表明：结合这两种技术相比于Illinois扫描结构，压缩后的数据量减少了约30.8％；相比于Mentor Graphics公司的商业原型技术EDT，压缩后的数据量减少了9.2％。论文发表在日本信息领域著名刊物IEICE Transactions on Information and Systems；论文[15]在2003年IEEE Asian Test Symposium上发表、并获得Best Paper Award。

在测试响应压缩方面：提出了一种单输出的能够有效检测出故障和针对不确定位的响应压缩机制及实现电路。由于是单输出压缩器，压缩率总是能保证最高，大大减少需要的测试访问机制的宽度和需要的测试设备的通道数；设计的压缩电路能够有效的对付错误位和不确定位；具有和电路无关的特性。提出了X-Tolerant响应压缩技术，它可保证容忍响应中的1个未知位。论文[16]在2005年IEEE Asia and South Pacific Design Automation Conference上发表、被推选为Best Paper Candidate。

在编码压缩方法的研究方面：提出了一种基于随机访问扫描结构和变长-定长压缩编码相结合的压缩方法，测试数据量、测试时间和测试功耗分别减少为原来的48%, 10%和0.5%。论文发表在测试领域的国际著名刊物IEEE Transactions on Instrumentation and Measurement。

经查证：论文被日本测试领域著名学者Hideo Fujiwara教授发表在2005年国际测试领域最有影响的学术年会IEEE International Test Conference的论文（pp.1099-1108）引用。论文被日本测试领域知名学者Kazuhiko Iwasaki教授发表在2005年IEEE International Test Conference的论文（pp.561-570）引用。

此外，在测试压缩方向培养的博士生：韩银和（博士学位论文《数字电路测试压缩方法研究》）；该生2005年获得中国科学院院长奖学金（优秀奖）。在低功耗方向培养的博士生：徐勇军（博士学位论文《功耗估计及低功耗系统设计》）；该生2004年获得中国科学院刘永龄奖学金（特别奖）。

3、设计验证

在模拟验证的研究方面：提出一种可观测性覆盖分析方法。采用变量的赋值和引用作为分析基础，过程清晰简洁。对ITC99电路的实验表明：采用本方法进行可观测性覆盖评估，时间开销仅为同类型算法的10.97%。论文发表于Journal of Computer Science and Technology。

提出了一种新的基于FUD链的可观测性评估算法：利用数据流分析中的FUD链来表征Verilog RTL代码的数据依赖信息，并拓展了原始FUD链的功能，使用其中的 -term来追踪Verilog RTL代码动态执行的轨迹。算法对FUD链的拓展，使得数据流分析可以静态与动态相结合，弥补了编译理论中数据流分析的保守性与设计验证中覆盖评估的精确性二者间的差别。本算法以代码中的变量为分析对象，可以与现有各种评估可控制性的覆盖准则方便的结合在一起。将基于FUD链的可观测性评估算法与语句覆盖准则相结合，实现了可观测性语句覆盖准则的评估系统OCM_Statistics。研究表明：可观测性语句覆盖准则增强了语句覆盖准则的评估能力，它不仅评估每条语句是否被执行，而且检验被激励激活的那些潜在错误的影响是否可以传播到观测点。可观测性语句覆盖准则可以更确切的评估验证的力度。与已有的可观测性语句覆盖评估算法相比，OCM_Statistics系统的时间开销平均降低了一个数量级。

在形式验证的研究方面：研究等价性检验和模型检验中的布尔可满足问题。提出了一种基于增量可满足性的等价性检验方法，利用两个电路内部的结构相似性，将要验证的问题进行分解许多子任务增量地完成验证。其特点：有选择地消除一些容易影响性能的候选等价信号对、减小可满足性程序的调用频度；采用等价结点置换方法消除误判、增加相应的表示等价关系的合取范式公式、有效缩小可满足性程序的搜索空间。使用增量可满足性算法、大幅度节省计算资源。实验研究表明，本方法产生的候选等价结点数比同类方法要少一个数量级、算法速度比同类算法平均要快一个数量级。

针对符号模型检验中如何构建紧致且高效的转移关系问题，提出了对分割的转移关系进行重新分组的有效方法。能够构建紧致的转移关系、转移关系的大小能够减少约30％～10％。针对如何快速提取极小布尔不可满足子式的问题，提出了对基于遍历子句的精确提取算法进行预先赋值的优化方案。通过对某些变量进行预先赋值，简化了判断子句取舍的计算任务，提高了算法效率，对SATLIB中的实例进行的实验表明，在求解这些实例时，算法的运算时间能够减少约60％～10％。

此外，在形式化设计验证方向培养的博士生：李光辉（博士学位论文《逻辑电路的等价性检验方法研究》），该生2004年获得中国科学院院长奖学金（优秀奖）。

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