在网络突发敏感事件的检测与预警研究方面，“面向文本的网络空间突敏事件检测、预警与应急处置平台及应用”荣获2017年度国家科技进步二等奖（第二完成单位）。
该成果属于开放网络数据的分析处理领域。当前，网络空间突发事件与敏感事件（简称突敏事件）频发，对国家安全与社会稳定威胁日益严重。同时，突敏事件的复杂性和爆发性对事件及时检测与准确预警形成巨大挑战。项目研制了“面向国家安全的突敏事件检测、预警与应急响应平台”，实现了突敏事件高效检测、深度分析、准确预测。本项目取得的主要研究成果与创新如下：
一、针对事件关键要素复杂、事件倾向性判定难等挑战，提出了基于带汇点流形排序的事件表达、基于分布式词嵌入模型的事件要素提取以及基于概率图模型的多语言倾向性分析方法，实现了对突敏事件核心要素的深度挖掘与细粒度情感倾向分析。相关方法连续两年（2010-2011）在由美国国家标准技术研究所（NIST）组织的国际评测中排名第一（在不借助外部知识情况下）。
二、针对事件发展态势不清晰、事件爆发预测难等挑战，提出了基于自激励霍克斯过程的事件影响力预测和基于爆炸性渗流模型的事件爆发点预测方法。在事件影响力预测精度上，比当前主流方法提升20%，误差减小28%；在爆发点预测能力方面，突破了国内外现有方法只能预测单次爆发的局限性，在有效预测多次爆发的同时，准确刻画了不同的事件爆发类型。
三、网络数据存在时空分布不均匀、流式变化、事件特征模糊等特性，导致突敏事件的判定、识别与在线检测困难。项目提出了基于动量模型与小波变换的时空特征发现、基于上下文感知的事件意图分析和基于异质网络子图分析的在线事件检测方法。实现了敏感事件的准确发现和突发事件的在线检测，与当前国内外主流方法相比，在准确率和召回率的综合指标（F值）上分别提升了50%和34%。
四、针对信源非合作、源头分布广、数据结构杂的采集难题，提出了基于行为模拟的对抗式主动采集、基于伪相关反馈的结构自适应采集和基于多引擎的源头自适应采集等方法，实现了大规模、全业务通道、全流量的数据采集，形成了对业务信源的全覆盖。
五、针对突敏事件类型多变、业务响应时效性高等挑战，传统的业务流程静态设置、服务组合离线定制方式无法应对。提出了突敏事件敏捷建模方法和基于事件驱动的工作流引擎框架，实现了分层资源的动态高效调度与实时弹性的业务流程处理。形成覆盖全国31个省的业务闭环调度和国家、省、地市三级业务联动，可对突敏事件处置进行快速流程构建和及时业务响应。应急情况下，任务下发到完成上报达到分钟级响应速度。
项目形成专利36项、软著9项、行业标准1项，发表论文101篇。两次获得国际著名会议的最佳论文奖。
平台自2010年上线运行以来，目前日均处理信息超过1亿条，在中央、部委和地方政府等50多个单位实际应用，第一时间检测预警了“香港占中游行”等200余起重大突敏事件，获中央常委批示1000余条，其中核心领导批示150条，为维护国家安全和社会稳定发挥了重要作用。
由沈昌祥、倪光南、陆汝钤、怀进鹏院士等专家组成的成果鉴定委员会一致认为：“该项目设计科学合理，研制难度大，整体技术达到国内领先、国际先进水平，其中突敏事件深度分析与爆发点预测等技术达到国际领先水平。”
面向国家安全的突敏事件检测、预警与应急响应平台系统架构图
在VLSI与容错计算方面，“高性能处理器测试验证与片上容错技术及应用”荣获2017年度北京市科学技术奖二等奖（第一完成单位）。
该成果属于信息科学领域，测试验证与容错是计算机与集成电路质量检测的共性关键技术。
高性能处理器（CPU）是现代信息系统的核心部件,关系到信息系统稳定可靠运行。我国高性能CPU芯片长期依赖进口，2000年以来，随着我国积极推动国产高性能CPU的研制及其产业化，对高性能CPU设计正确性的验证和制造缺陷的检测提出了迫切的需求。项目组2005年起在973课题“高性能处理芯片的可靠性设计”、“高性能处理芯片的设计验证与测试”等项目的资助下，紧密结合国产高性能CPU芯片的研制，实现了测试验证和片上容错设计关键技术的重大突破。
该成果主要技术创新的总体框架如下图所示，包括：(1) 提出了软硬件协同的设计验证方法，创新了基于支持向量机的覆盖率驱动验证方法，突破了微处理器难达状态的半形式化激励生成技术，有效解决了处理器难达状态下的设计错误检测难题。(2) 提出了高性能处理器时延故障的片上检测技术，突破了测试时钟的片上生成、时延测量、在线时延故障的检测等关键技术，有效解决了芯片制造缺陷的快速和精确检测难题。(3) 提出了自测试-自诊断-自修复的片上容错技术，建立了多核处理器拓扑重构问题的数学模型，创新了AMAD的冗余策略，突破了多核处理器上PVT偏差的协同优化技术，有效解决了以极低冗余资源实现多核故障容忍的难题。(4) 研制了能仿真应用环境的从芯片到系统的协同验证平台，突破了约束随机验证、多核处理器的JTAG实时片上调试等关键技术，具有广泛的适应性和可扩展性。
图：高性能处理器测试验证与片上容错技术的总体框架图
同行评议认为：“该成果原创性强，整体技术复杂，成果整体处于国内领先、国际先进水平；对我国微处理器芯片的研制，特别是自主知识产权高性能处理器的验证测试技术的发展，具有重大促进作用。”
该成果自2010年以来，应用于包括安全认证芯片、星载微处理器芯片、多媒体处理核心芯片、高端通用处理器芯片等十余款高性能CPU的设计验证、可测试性设计与片上容错设计中。其中，使用该成果的安全认证芯片在指纹考勤门禁领域的市场占有率超过50%；使用该成果的国产星载微处理器芯片已成功应用于十余个国产卫星的控制计算机，运行稳定、安全可靠；社会效益显著。
该成果包括授权发明专利10项、软件著作权10项；在国际期刊和学术会议上发表论文80余篇。
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研究成果