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2011年度实验室获奖成果

撰稿: 摄影: 发布时间:2011年12月19日

    隶属于计算机体系结构国家重点实验室的集成电路实验室完成的“高性能处理芯片的测试和可靠性设计关键技术”,荣获2011年度中国质量协会质量技术奖一等奖。主要完成人:李晓维、李华伟、韩银和、胡瑜、吕涛、张磊、鄢贵海。现将该成果介绍如下。

    针对摩尔定律增长规律给芯片质量保障带来的挑战性问题:测试数据量庞大、测试时间过长、功耗过高、故障诊断和容错、以及定时安全问题,项目组2005年起在973项目“延长摩尔定律的微处理芯片新原理、新结构与新方法研究”的2个课题的资助下,紧密结合国产高性能处理器芯片的研制,实现了测试和可靠性设计关键技术的重大突破,主要包括以下4个方面的创新成果:

    1)提出了考虑串扰减速效应的精确串扰源时延测试方法,包括:精确串扰源通路时延故障模型与基于跳变图的定时分析方法、基于结构ATPG和可满足问题的串扰时延测试生成算法、可观测性语句覆盖和分支覆盖评估方法。精确串扰源通路时延故障模型在串扰故障模型中引入时间参数,统一了多串扰源时延故障的时序和逻辑约束,基于跳变图的串扰效应定时分析方法能够有效收集串扰故障,排除基于时间窗的传统静态定时分析方法所找到的虚假串扰源;基于结构ATPG和可满足问题的测试生成算法,通过激发多个串扰效应以测试电路的最差性能,获得高质量的时延测试向量;可观测性语句覆盖和可观测性分支覆盖准则,避免了传统的语句覆盖准则和分支覆盖准则的覆盖率虚高问题,能更准确地评估测试质量。

    2)提出了低功耗测试激励和响应压缩方法,包括:X-Config激励压缩方法、X-Tolerant响应压缩方法、测试压缩与测试功耗协同优化方法。X-Config激励压缩方法采用一个周期可重构MUXs网络作为解压缩电路,在保证故障覆盖率同时,压缩率显著超过预测性编码的压缩率,从而大幅度减少测试时间和测试存储;X-Tolerant响应压缩方法中,研究发现了时序压缩序列和矩阵二维空间变换之间的满射关系,建立了时空混合压缩的形式化分析方法,通过对基本校验矩阵乘法的概率化分析,可形式化证明美国著名学者J. Rajski在研究卷积编码时得出的4个实验性结论;测试压缩与测试功耗协同优化方法定义了影响因子来量化评估未知位对功耗的影响,在保证测试压缩率前提下能将测试向量的捕获功耗控制在安全阈值以内。

    3)提出了基于自测试/自诊断/自修复(3S)原理的缺陷容忍方法,包括:面向任意故障模型和复合故障的多故障诊断方法、N+M众核处理器拓扑重构方法。多故障诊断方法中,提出了一种基于观察点和一种基于路径的确定性诊断向量生成算法、以及一种基于相似性度量的故障响应分析方法,可以有效地降低候选故障对的数量,提高了诊断质量并减少了诊断过程的时间开销;N+M众核处理器拓扑重构方法中,建立了众核处理器拓扑重构问题的数学模型,提出了“耦合度”和“拥塞系数”两个指标,并依据这两个指标寻找优化的逻辑拓扑结构,提出了一种高效的启发式算法RRCS-gSA,能明显提高系统性能。

    4)提出了定时偏差的在线检测和容忍方法,包括信号稳定性侵犯模型及电路定时优化方法、多核处理器上PVT偏差的协同优化方法。通过分析故障影响下的信号行为,建立了信号稳定性侵犯模型来实现对软错误、老化故障及常规时延故障的统一在线检测,在此基础上优化电路内部的定时松弛量分布,在不降低性能的前提下显著提高电路能效比;并发现了工艺偏差、电压瞬变和温度波动引起定时偏差在频率分布上的间隔性,用于识别上述三者对定时偏差的影响,进而利用不同核的互补效应,有效消除了绝大部分电压因素导致的定时偏差。

    该成果为高性能微处理器芯片的质量保障提供了测试和可靠性设计关键技术:在测试方面,使我国高性能处理器测试摆脱了受限于进口测试设备关键性能指标的困境,测试过程自主可控,在提高测试质量同时降低了测试成本;在容错方面,通过缺陷容忍提高芯片成品率、通过故障容忍延长芯片使用寿命,从而有效减少故障芯片带来的相关成本、促进电子产品的低成本应用。

    该成果2005-2011年间总共发表了16篇SCI期刊论文(已SCI索引15篇、EI索引16篇)、59篇EI国际会议和期刊论文(已EI索引56篇),获得了5项发明专利权、9项发明专利受理,出版专著2部。其中30篇论文被本领域国际知名学者引用、或收入英文学术专著,Web of Science引用次数达到125次(SCI引用61次),产生了一定的国际影响。总体而言,该成果促进了我国数字IC测试和可靠性设计的技术进步,对于提高我国数字IC产品的质量有重要意义。

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