一、简介
计算机体系结构国家重点实验室是我国计算机系统结构领域的重要科研基地之一。它的主要任务是研究和发展计算机系统结构相关领域的基础理论和关键技术。现阶段重点围绕超并行计算机系统和多核处理器开展基础研究和高技术前沿探索，为高性能计算机系统和高性能处理器设计领域的发展持续提供创新方法和关键技术。为提高实验室的开放层次，提高学术水平和技术水平，增进国内外学术交流与合作，促进人才流动与学科交叉渗透，特设开放研究课题。欢迎国内外相关领域的科研工作者参与实验室的开放课题研究。
二、指南的制定原则
为促进计算机系统结构领域内的新理论、新思想和新技术、新方法的发展，加强国内外学术思想与人才的交流，本实验室特设立开放研究课题，资助有关人员来本实验室从事计算机系统结构的基础理论、关键技术研究和应用基础研究。
指南的制定原则如下：
1、根据我国计算机系统结构领域的发展战略，着眼于国民经济建设的当前和长远的需要和国际学科发展的前沿；
2、鼓励具有开拓性、前瞻性、创造性和高层次理论和技术的自主创新研究及具有重大应用前景的项目；
3、利于促进多学科的交叉渗透和多部门的联合攻关，有利于建立和发展国际合作的新格局，有利于人才培养和学科的发展；
4、鼓励和支持从事计算机系统结构的青年科技工作者，尤其是博士后、博士生和海外留学人员在本实验室进行开放课题研究；
5 、资助项目的申请者要求与本室科研人员协同工作。
三、本年度建议开放课题的研究方向
本年度建议开展课题如下（可不限于以下课题）：
题目1：抗扫描旁路攻击的安全扫描链设计研究
研究内容：
随着移动支付、互联网金融、智能家居和可穿戴设备的应用日益广泛，用于身份验证和信息加密的芯片在电子设备中的应用也越来越多。如何保证加密芯片的数据安全，已成为芯片设计时必须考虑的因素。
存在故障的加密芯片会导致敏感信息泄露或认证错误等后果，因此在交付之前，密码芯片必须经过测试以筛除有缺陷的产品。为了实现高效的测试，设计者需要在原始设计中插入可测试性设计结构。扫描链是目前主流的可测试性设计结构。然而，扫描链却对加密芯片的安全造成了极大威胁。攻击者不依赖那些用于搜集分析功耗、时序等参数信息的设备，就可以轻松的利用芯片内的扫描链进行密钥的分析和破解。扫描旁路攻击的实施更加简便，潜在的危险性更高。从2004年第一个针对加密芯片的扫描旁路攻击提出至今，扫描旁路引发的安全漏洞已经成为IC设计和测试业界关注的焦点。因此，必须研究安全的可测试性设计技术，以解决密码芯片所面临的安全方面的挑战。
本项目利用密码学散列函数的抗原像性和抗碰撞性，研究兼顾密码芯片安全性和可测试性的扫描链设计技术。通过对扫描链输出进行基于密码散列函数的后处理，实现完成测试的同时，保护加密中间结果不被非法获取，从而实现低开销的抗扫描旁路攻击的安全可测试性设计。
研究成果将以论文形式发表。
题目2：基于硬件辅助的进程级IO性能保障方法研究
研究内容：
虚拟化技术作为云计算的核心技术，已经广泛运用于数据中心的计算资源管理。通过虚拟化技术，实现了对物理设备的共享，提高了设备的利用率，但同时在性能保障方面产生了新的挑战。不同的虚拟机之间、同一个虚拟机的不同进程之间，都会产生不同程度的设备争用。传统操作系统中基于队列和缓存的设备管理方法难以解决这一问题。一方面，软件管理逻辑消耗了额外的内存和计算资源，影响了系统的整体性能；另一方面，队列方法无法保障系统的实时性，使得虚拟化技术难以应用于对IO响应时间有严格要求的系统中。以上问题在存储、网络等高性能IO处理时对系统的影响更加严重，而借助硬件辅助进行资源分配和调度，能够有效解决这一问题。主要研究内容包括：
1. 利用PARD平台，实现在操作系统中对进程和进程组的硬件标定；
2. 修改操作系统的IO软件栈，实现IO请求的进程信息绑定；
3. 结合硬件控制层支持，实现对IO请求的调度，并实现IO性能的保障
4. 设计多种调度策略以应对不同的IO请求和应用模式
题目3：基于机器学习的SoC多层次功耗优化算法研究
研究内容：
随着电子设备网络化应用越来越广泛，功耗优化已成为SoC设计者必须面对的课题。功耗的升高伴随着热特性的变化，对系统的材料和封装产生严重的制约和影响。功耗优化设计面临如下挑战：首先电压降低能显著减小动态功耗，但漏电功耗急剧增加，导致系统的稳定性和性能下降；其次，随着多核技术的出现，总体功耗的增长一直在持续。系统的硬件功耗是由于软件驱动产生的，传统的功耗优化，是在各个层次设计中独立进行的。然而单个层次低功耗设计，难以降低系统的整体功耗，使得结合多个层次之间的功耗优化，逐步成为控制嵌入式系统功耗的重要手段。研究内容重点分布在:
1. 通过对SoC系统级、寄存器传输级、门级等的低功耗设计，分别进行各层次优化；
2. 研究门控时钟模块和电源管理模块与系统程序协调，以实现SoC的休眠及唤醒，达到降低功耗目的；
3. 研究机器学习算法多层次融合优化，对SoC整体功耗进行数学建模，利用自适应学习算法优化和管理功耗。
题目4:移动终端感知能力安全管控机制研究
研究内容:
得益于Android，iOS等移动操作系统的成功，人们普遍使用智能手机或可穿戴设备作为个人智能辅助设备，体验丰富的电话、通信、办公、娱乐等移动互联应用。与传统的桌面和服务器端不同，移动终端，包括智能手机和可穿戴设备等，拥有丰富的感知能力，包括摄像头、麦克风、陀螺仪、距离传感器、加速度传感器等，在移动互联环境提供的随时在线能力的影响下，对移动系统安全提出了严峻挑战。因此，识别移动终端感知能力所带来的新威胁，并设计新型安全管控机制成为当前移动终端安全研究领域的热点。本研究内容重点分布在：
1. 研究移动终端感知能力带来的新威胁，特别是隐私相关的安全威胁；
2. 研究面向移动终端感知能力管控的自适应访问控制方法，通过主动机制有效管控移动应用对感知能力的使用；
3. 研究系统级移动终端感知能力审计机制，通过被动机制有效洞察移动应用对于感知能力的使用情况。
题目5：面向存储系统的三维光电互连架构的研究
研究内容：
随着多核处理器并行性要求的不断提高，核的数目逐渐拓展至千核级别，处理器访问存储系统的通信需求不断增多，由此带来的核与存储系统的互连问题已经成为影响处理器性能的关键。传统电互连结构下访问存储系统的能耗、带宽和时延已经成为制约系统性能提升的瓶颈。光互连技术和三维集成技术由于具有高带宽、低时延、低功耗、高可拓展性的特点，成为解决存储互连问题新思路。分析大规模众核处理器的存储访问工作特性，评估现有访存结构在大规模处理器中的表现，考虑互连结构的改变对处理器访存性能产生的新影响，并基于这些特征构建高性能三维光互连系统，充分挖掘光互连技术和三维集成技术在存储系统中的优势，是一个值得探索研究的新课题。
研究内容重点包括：
1. 结合光电混合互连技术、三维集成技术和处理器访存通信的特性，设计高带宽、低时延的光互连存储架构，以及适用于该架构的访存通信策略，进一步提升系统的访存性能。
2. 基于光电混合互连存储架构研究适用该架构的存储控制器以及网络接口。
3. 基于光电混合互连存储架构，结合处理器访存的流量特性，设计流量调度算法，提高处理器访存的并行性，优化系统的整体性能。
题目6：面向新型叠瓦式磁记录技术的存储系统优化方法研究
研究内容：
作为新一代的存储技术，叠瓦式磁记录（Shingled Magnetic Recording）通过压缩磁道间距，使磁道彼此重叠，形成类似于屋顶瓦片式的存储结构。叠瓦式磁记录可以在理论上提供两倍以上的单碟存储数据量，极大地促进了全球云和移动应用的发展。叠瓦式磁记录技术使介质的结构发生质的变化，重新调整了数据存储的方式。叠瓦式磁记录技术在数据写入方面带来了新的技术问题。用户需要重写或更新已有信息时，需要纠正的不仅是请求的数据，而且包含后续磁道的所有数据。这一技术限制重新定义了硬盘的写入方式。本课题将从文件系统和设备驱动的角度，设计并实现相应的叠瓦式磁记录技术的算法，并通过实验验证所提出方法的有效性。研究内容重点分布在：
1. 研究叠瓦式磁记录技术的逻辑地址-物理地址之间映射关系的高效算法。
2. 研究叠瓦式磁记录技术中缓存的替换算法及预取算法。
3. 研究包含叠瓦式磁记录技术硬盘和传统硬盘（或SSD固态硬盘、闪存芯片）的混合存储系统中，物理空间分配方法和数据迁移技术。
题目7：提升新型三维闪存可靠性的存储系统优化技术
研究内容：
闪存具有存储容量大、体积小、成本低、功耗低、抗振动等优点，被广泛应用于嵌入式存储系统和高性能企业级存储系统。闪存是U盘、SD存储卡、SSD固态硬盘等存储设备的核心存储器件。作为最新一代的闪存技术，三维NAND型闪存采用了电荷撷取闪存（Charge Trap Flash）技术，它有效解决了现有二维平面闪存在小于20纳米制程时所面临的巨大技术瓶颈，并可以几倍甚至几十倍地提高闪存的存储容量。然而，三维闪存在短期时间内还无法完全替代传统二维平面闪存。其原因在于三维闪存存在工艺复杂、造价成本高等问题，芯片在生产良率的提升与效能的改善上仍需要较长时间。另外更为突出的问题是，由于三维闪存采用了与传统二维平面闪存完全不同的存储架构和生产工艺，制程变异和温度变化都会显著影响三维闪存的可靠性。现有的闪存管理技术直接应用于三维闪存之上，并不能有效利用三维闪存的存储架构特性。如何充分利用三维闪存的新型存储架构并发挥其优势，是迫切需要解决的关键问题。本课题从体系结构及系统软件的角度，研究提升三维闪存系统读写性能及可靠性的优化方法。研究内容重点分布在：
1. 研究以提高可靠性为目标的元数据存储优化技术研究。
2. 研究以提高读写性能为目标的感知应用读写特征的存储优化技术研究。
3. 研究系统软件层的跨层数据管理技术。
建立验证三维闪存存储系统性能的系统软件验证平台。
题目8：适应现代共享内存体系结构的多核/众核处理器的高性能、高扩展性计算研究
研究内容：
现代共享内存体系结构的多核/众核计算系统具有层次式存储与多个计算核心的硬件特点。按照现代摩尔定律的发展，趋势是每18个月，集成的计算核心数目会翻一番。这就需要软件在并行度与缓存存取效率上都达到极高的性能才有可能充分的利用好这样的计算和存储体系结构，并具备面向未来的性能高可扩展性。然而，目前在共享内存体系结构的多核/众核处理器上最广泛使用的并行编程模型fork-join model只有两种基本的并行原语：并行/串行。即任何两个在此并行计算模型中的任务的关系或者是并行，或者是串行，没有任何“中间”关系。这个限制使得一大类基于分治策略的算法设计，包括矩阵乘法，stencil计算，动态规划等等，无法同时达到并行度与缓存存取效率的同时最优。
我们PPoPP’15的论文中提出了在算法层面解决这一问题的核心技术波前缓存无关算法（cache-oblivious wavefront），使得包括stencil计算在内的一大类算法达到了并行度与缓存存取效率的同时最优。该技术在理论与实践层面都得到了证实；在PPoPP’16论文中提出了相应的算法自动分析与生成技术AutoGen；在SPAA’16论文中又进一步探讨了在编程模型以及运行时系统层面解决问题的途径。在本研究课题的范围内，我们打算从如下几个方面进行更进一步的研究与探索：
将波前缓存无关算法拓展到更多具有实际意义的应用程序中去，可能的研究领域包括，但不限于：稠密/稀疏矩阵运算，比如三角分解，Cholesky分解，LU分解，QR分解等等；具有非常数个数据依赖的动态规划问题，比如计算生物学中非常重要的GAP, Parenthesis，以及图论中的常见算法，比如最短路径问题。
基于上述的应用层面研究，探索这些算法背后的普遍规律，完善我们在SPAA’16论文中提出的嵌套数据流的并行编程模型（Nested Dataflow Model）以及相关的运行时系统。
基于上述研究，争取建立一个嵌套数据流模型及运行时系统的原型系统。希望该原型系统至少可以运行一些常见的测试用例，包括，但不限于，FFT, 排序，各类动态规划算法，等等。
上述全部研究计划的预计研究年限为3年，可以根据项目需要、经费到位状况，以及实际进度进行必要的修改或删减。
题目9：软件定义容错能力的近阈值电压高速缓存研究
研究内容：
近阈值电压技术是降低功耗、提高能效的有效手段之一，然而电压的降低使得高速缓存面临严峻的可靠性问题。现有的高速缓存设计方案为了追求可靠性往往牺牲容量、增加延迟，导致性能的损失，而全空间采用单一容错级别无法满足软件多样化、异构负载的可靠性需求。本课题系统的研究近阈值电压下高速缓存设计方案，达到如下目标：通过基于数据存储模式的校验技术，解决软错误的校验提升容错能力导致空间开销和延迟增加的问题；通过分析软件行为定义容错级别，设计支持多级别容错能力的自适应高速缓存结构，解决软错误的校验机制全空间单一容错级别与动态变化的软件行为和不同应用程序容错需求之间的不匹配问题。从而保证近阈值电压高速缓存的可靠性，同时提高系统性能，降低容错开销。研究内容重点分布在:
1. 研究基于应用程序性能特征的可靠性指标评估模型，探索基于评估模型的可靠性指标预测方法，建立利用静态的编译信息、操作系统的存储管理及软硬件接口实现的可靠性预测框架。
2. 研究根据软件对性能和可靠性的需求，利用SRAM和STT-RAM在读写速度和容错方面的特性，建立SRAM和STT-RAM混合的多级高速缓存结构，并设计根据软件定义的可靠性级别实现数据的向不同存储体的映射算法。
3. 针对容错校验技术的高开销问题，研究根据数据特征的低开销、分层校验算法，解决提升容错能力、纠检多位错与降低纠检错算法复杂度和开销之间的矛盾。
题目10：面向众核GPU的迭代方法并行优化模型研究
研究内容：
在计算流体力学、电磁学等诸多领域实际应用问题，多数情况下都需要解稀疏线性方程组Ax=b。为解此稀疏线性方程组，迭代方法一直得到研究者们的青睐。随着实际应用规模的增大和CUDA编程模型的出现，通过GPU计算提高迭代方法性能成为人们关注的热点。实际应用发现，为取得最优性能的多GPU并行迭代方法，往往需要繁重和耗时的手工调整。如果探索出有效的方法，对任给的稀疏线性系统，能够自动快速地构建最优性能的多GPU并行迭代方法，那将是非常有意义的。从这个动机出发，本项目基于CUDA，针对流行的预条件迭代方法，分析影响其性能的关键成分，进而深入研究构建矢量运算和矢量内积的并行优化模型、稀疏矩阵矢量乘的并行优化模型、预条件子的并行算法以及迭代方法并行优化框架，目标是建立一种与问题无关且能自适应于任何GPU平台的迭代方法并行优化模型，以达到任给稀疏线性方程组，能够自动快速地建立适用于解此方程组的优化的多GPU并行迭代方法。本项目为如何自动快速地建立最优化性能的多GPU并行迭代方法提供了一个新的思路，主要的研究内容包括:
1. 设计迭代方法并行优化框架，研究其任务划分模式、GPU间高效通讯方法等；
2. 构建与问题无关的稀疏矩阵矢量乘的并行优化模型，精确估计稀疏矩阵矢量核的执行时间；
3. 构建与问题无关的矢量运算和矢量内积的并行优化模型，研究预条件子的并行算法和优化模型。
题目11：二维粗粒度可重构体系结构容错设计及映射验证方法研究
研究内容：
二维粗粒度可重构体系结构CGRA (Coarse Grained Reconfigurable Architecture) 是一种可重构处理器，CGRA既具有专用集成电路高的计算速度和低的计算功耗，又具有通用处理器的可编程性和良好的灵活性，在处理位数宽的字级逻辑等运算方面优势明显，由于图形处理器GPU在加速非规则循环常会出现错误的计算结果，而CGRA可以实现规则和非规则循环的无错误加速。在这样的背景下，对二维CGRA可重构处理器容错设计及映射验证方法研究显得非常重要。但是，可重构处理器在物理结构和执行方式上都与通用处理器存在显著差别,并且可重构处理器对可靠性要求高，所以对可重构处理器的可重构单元阵列RCA(Reconfigurable Cell Array)、局部存储器、片上网络路由等模块进行容缺陷/故障、容参数偏差及软差错设计以及开发一套通用的可重构处理器的任务编译器显得极其重要。计算密集型任务规则或非规则循环消耗了大量的编译时间，如果将其展开为中间表示数据流图DFG的形式，并映射到一块或多块可靠性高的CGRA架构上去执行，将大大提高关键循环的执行效率。二维CGRA的容错设计及映射验证方法是CGRA通用化以及循环DFG的任务编译器要解决的瓶颈或关键问题。本课题针对二维CGRA容错设计及映射验证方法展开如下研究：(1)研究总线、路由、数据线直接互连三种CGRA容缺陷/故障、容参数偏差及软错误设计方案；(2) 研究总线、路由、数据线直接互连三种CGRA的DFG时域映射方法；(3) 研究总线、路由、数据线直接互连三种CGRA中的主要模块测试验证方法；(4) 研究总线、路由、数据线直接互连三种CGRA架构动态功耗建模、求解与评测方法。
预期成果：发表SCI、EI国内外期刊和会议论文5-6篇，申请发明专利2-3项，研究成果将为二维粗粒度可重构处理器的任务编译器研制和二维CGRA设计人员提供理论基础和技术支持。
题目12：基于新型存储的大图处理技术研究
研究内容：
随着大数据时代的到来，各种新型应用积累了海量的关系型图数据，为了从这些“大图数据”中获取有价值的信息，研究人员针对不同应用需求设计提出了大批优秀的图挖掘算法，大图数据的管理与计算成为当前的研究热点。另一方面，以闪存和非易失性内存为代表的新型存储设备具有不同的I/O特点，表现出比磁盘更加优良的I/O性能，特别是其对随机读写操作的良好支持，为大图处理技术的研究和发展带来了新的契机。该项研究结合图计算的执行特点和新型存储设备的I/O特点，设计基于新型存储介质的图计算模型和图数据存储结构，探索高效的大图处理技术。研究内容重点分布在：
1. 针对典型的图处理模型，结合其对图点边数据的访问更新规律，考虑新型存储的I/O特点，设计高效的图数据存储结构；
2. 结合图计算的执行特点和各存储介质的特点，提出合理的分层缓存结构，探索基于新型硬件的混合图数据管理方案；
3. 针对真实大图数据频繁更新的性质，利用新型存储对随机写操作的良好支持，研究基于新型存储的增量图数据处理方法。
题目13：可重构片上网络的容错拓扑设计与低功耗技术
研究内容：
随着多处理器阵列已被高密度集成到单个芯片上，面向容错的可重构互连网络成为高性能体系结构的研究热点之一。该项研究针对开关链接容错可重构片上网络，探索高性能目标下拓扑重构、拓扑定制技术，以及低功耗目标下的任务分配技术，为高性能片上系统提供系统层的技术支撑。研究内容重点分布在:
1. 三维片上网络容错技术与拓扑重构算法；探索三维重构问题的难解性、构造三维高性能网络拓扑。
2. 面向给定的任务间关系，研究与任务图匹配或相近的处理器网络拓扑的定制；
3. 面向可用处理器及其拓扑连接，研究任务图划分/归约技术，谋求任务分配的自然与便捷，实现动态运行的低功耗。
题目14：非典型算法对计算机体系结构需求分析
研究内容：
现代计算机体系结构遵从RISC设计思想，指令集、微体系结构、体系结构都建立在最核心、最基本的功能之上，这使得某些对应用非常重要的算法成为非典型类型。本课题以这些非典型算法为研究内容，例如图遍历、图着色、稀疏矩阵计算、短消息通信等，研究这些算法的典型特征、对性能影响的关键因素，建立性能分析模型，最终提出对计算机体系结构设计的需求。
题目15：E级计算机上超高可扩展共性数学函数库及上层应用研究
研究内容：
今年采用国产神威众核处理器的异构超级计算机-神威太湖之光夺得世界超级计算机第一，该超级计算机具有100P的计算性能，能够为大规模科学计算和工程应用，以及大数据处理提供强大的计算平台，但是神威太湖之光是具有完全自主知识产权的超级计算机，具有特有的体系结构和计算特征，国外成熟的基础函数库大多已不再适应。并且这种异构超级计算机的计算能力主要集中的作为从核的众核处理器上，因此提升国产超级计算机使用效率的关键是，提升应用代码的从核化效率。从现状看，要提升代码在从核的运行效率较为困难，使用从核的函数库代替用户计算核心代码是提高自主异构超算系统加速从核效率的是可行路径之一，但目前关键原因是众核处理器上的共性函数库的缺乏。
因此针对高性能计算应用中不适应于E级计算的、我国重大行业应用普遍采用的数值算法库，开展创新的高可扩展并行算法研究，提出适应于E级计算的高可扩展新型数值并行算法，研制适应E级计算机的共性数学函数库，并进行典型应用验证。研究内容重点分布在:
1) E级计算机上稠密和稀疏BLAS，异构的BLACS库（基本代数运算通信函数库），分布式的LAPACK库 ；
2) 针对E级计算机线性系统解法器的优化和扩展（高扩展性的迭代和直接以及混合的解法器）；
3) E级计算机上基于共性数学函数库的分子动力学算法优化
题目16：科学计算的数据管理与并行I/O性能优化研究
研究内容：
科学计算应用需要快速的读写数据。然而许多科学计算应用，尤其是大规模并行科学计算应用的I/O性能不满足实际应用需求。究其原因，不仅高性能计算机的I/O带宽与计算需求之间有一定差距，已有的并行I/O性能还没有被充分利用。随着应用程序并行规模的增加，一些程序的I/O效率反而降低。I/O效率成为制约实际科学计算应用并行可扩展性的瓶颈之一。使用好并行I/O，提高并行I/O效率成为科学计算领域需要解决的重要问题。具体研究内容如下：
1. 分析科学计算数据场的领域特征，研究可存储科学计算数据场的领域数据格式，实现科学计算数据场的高效率管理。
2. 研究面向大规模并行科学计算的并行I/O性能优化技术。利用并行应用的I/O特点，提高并行I/O效率。
3. 研究海量科学计算数据的索引与压缩编码方法，实现科学计算数据的快速查询、定位与快速的压缩存储。
题目17：基于STT-MRAM的存储计算架构设计研究
研究内容：
随着大数据和云计算的兴起，计算机处理的数据量越来越大。传统的冯诺依曼体系架构使得数据存储与数据处理分离，导致主存与CPU之间的数据传输量急剧增加。另一方面，CPU的处理速度远远高于主存的数据传输速度，导致存储墙问题的产生。与此同时，主存容量的不断增加也导致功耗急剧上升，产生了功耗墙问题。
本项目将研究基于自旋转移矩磁存储器(STT-MRAM)来构建主存的存储计算架构设计技术。一方面，利用STT-MRAM超低功耗的特性大幅度降低主存系统的静态功耗，缓解功耗墙问题。另一方面探索通过三维集成电路技术将STT-MRAM和计算单元集成在同一芯片上，通过片内高速互连来实现数据在计算单元和存储器之间的高速传输。此外，针对如神经网络计算加速等特殊应用，本项目还将探索基于STT-MRAM的交叉开关网络设计，实现在同一个存储阵列内同时支持数据处理和数据存储，从而进一步提高系统性能。
题目18：面向E级高性能计算机的在线轻量级性能分析技术研究
研究内容：
当前高性能计算已经进入亿亿次计算时代，并且世界主要高性能计算强国正在进军百亿亿次计算（Exaflops，E级计算）。但是，很多重要的科学应用程序尚未扩展到相应的计算平台。并行程序性能分析技术能够帮助应用程序开发人员定位并行程序性能瓶颈，改进程序的可扩展性。然而，随着系统规模的持续增大，传统的基于离线可扩展分析技术产生的大量性能数据超出了当前系统的I/O处理能力，使其很难扩展到拥有数百万个并行度的高性能计算平台，这较大地限制了高性能计算领域的发展。针对上述问题，具体研究内容：
（1）研究面向E级高性能计算的在线轻量级性能分析技术，改进现有离线方法较大存储和处理开销的问题。
（2）研究大规模并行程序进程间计算和通信模式，在线分析大规模并行程序的等待、同步、负载不均衡等引起的性能瓶颈问题。
题目19：基于分布式低秩子空间的聚类算法研究
研究内容：
随着信息技术的高速发展，各行业和领域逐渐产生并积累各种海量高维数据。在分析和处理高维数据时，所需的空间样本数会随着维数的增加呈指数增长，而且高维数据在其维度空间内通常是稀疏的，因此，在使用传统的基于统计分析的方法处理高维数据时会遇到很多困难。近年来，为了解决这个问题，子空间聚类技术被提出并逐渐成为一个研究热点。子空间聚类技术用多个子空间对高维数据进行聚类并从中挖掘适合每一组数据的低维子空间，在计算机视觉、图像表示和分析等领域有着很好的应用。本课题将结合子空间聚类算法和并行计算的思想，采用谱聚类算法，将每个数据点用其它数据点的线性组合来表示并进行相似性度量，降低数据处理的复杂度并提高聚类的准确性。主要研究内容包括：
1) 将原始的大规模数据集矩阵分割成多个小规模的数据矩阵，采用分而治之的思想，利用多核硬件资源对子问题进行并行处理，降低运算时间；
2) 基于低秩表示的子空间分割算法，降低数据的空间复杂度；
基于谱聚类，研究新的相似性度量方法，提高聚类结果的准确性。
题目20：应用于图像信息安全的新型物理不可克隆技术
研究内容：
智能移动终端，包括智能手机、平板电脑和可穿戴设备等，拥有丰富的感知能力，包括摄像头、麦克风、陀螺仪、距离传感器、加速度传感器等，在移动互联环境提供的随时在线能力的影响下，对移动系统安全提出了严峻挑战。本课题以图像传感器片上物理不可克隆功能的集成电路芯片设计及其在传感器本身和所拍图像的安全认证为研究对象，在前期成果的基础上，探索利用传感器中固定模式噪声来提取固有的、唯一且稳定的“芯片指纹”机制，进而实现低成本、高安全性的图像传感器及所拍图像的物理层级别的认证、识别和加密等安全功能，为移动设备提供底层硬件层面的“Root of Trust (RoT)”服务。与现有的片上集成通用加密模块的认证方法相比，本课题所提系统在成本、安全性、功耗等方面都具有很大的优势。该课题的研究成果将为国际领先的基于传感器的安全应用系统提供坚实的理论和实践支持。
四、本年度开放课题申请书提交时间及联系方式
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